fpga技术调研报告范文第1篇
FPGA有6个组成部分:可编程I/O、基本可编程逻辑单元、嵌入式块RAM、步线资源、底层嵌入功能单元、内嵌专用硬核。
FPGA的结构灵活, 其逻辑单元、可编程内部连线和I/O单元都可以由用户编程, 可以实现任何逻辑功能, 满足各种设计需求。其速度快, 功耗低, 通用性强, 特别适用于复杂系统的设计。使用FPGA还可以实现动态配置、在线系统重构及硬件软化、软件硬化等功能。
我们采用的是XCS40PQ208, 该XCS40PQ208是一个自包含的1, 048, 576位, 非易失性静态RAM, 可以灵活地为的32k×32×16的64K或128K×8。用4个内置的32k×8静态存储器, 4个非易失性控制IC和4个锂电池, 这种非易失性内存包含了所有必要的控制电路及锂能源来源, 以维持超过10年的数据在断电情况下的完整性。采用了流行的XCS40PQ208 JEDEC标准72位的SIMM连接方式, 无需额外的电路。
1 在发射机的自动化系统中的应用
此主板的开发, 主要特点为:由于其逻辑编程的灵活性以及现场编程的特点, 很容易推广应用到其它不同类型的控制与调谐系统, 所有硬件相同, 只是内部逻辑不同, 硬件上通用性强。因此分别在发射机的电控逻辑系统、保护逻辑系统、自动调谐逻辑系统中得以应用, 效果很好。
2 现重点介绍它在自动调谐系统中的应用实例
(1) 频率控制系统 (见控制框图的右半部分) :该电路是通过锁存器来控制激励器, 使其工作在自动调谐装置指定的频率上;电平控制电路是采用DS1267双数字电位器芯片构成两路8位串接的数字电位器, 输入+5V基准电压, 在接地的数字电位器的中心抽头上得到1路0V～2.5V的模拟信号去控制激励器的输出电平大小。
PTS-040激励器的电路组成:高频运放电路、频率控制电路、电平控制电路、频率检测电路、面板操作/指示电路、串行通信电路、模拟量输入/输出电路。其中的频率控制电路、频率检测电路、面板操作/指示、电平控制电路、输入/输出电路均在XC5204大规模逻辑电路内部, 由逻辑设计完成。串行通信电路、模拟量输入/输出、面板操作中断等操作均由MAG103单片机的具体编程完成。激励器高频放大电路是采用MAX公司器件设计完成, 其工作带宽可达30MHz以上。
(2) 电机控制及驱动系统 (见控制框图的左半部分) :步进电机选型根据负载转动惯量的大小来选择合适的步进电机, 使其“最大静转矩”和“定位转矩”足以克服负载因转动而产生的转动惯量。
步进电机的驱动:步进电机是一种作为控制用的特种电机, 它的旋转是以固定的角度 (称为“步距角”) 一步一步运行的, 其特点是没有积累误差 (精度为100%) , 所以广泛用于各种开环控制。步进电机的运行要有一个电子装置 (步进电机驱动器) 进行驱动, 它是把控制系统发出的脉冲信号转换为步进电机的角位移。或者说:控制系统每发一个脉冲信号, 通过驱动器就使步进电机旋转一步距角。所以步进电机的转速与脉冲信号的频率成正比, 即控制步进脉冲信号的频率可以对电机精确调速;控制步进脉冲的个数, 可以对电机精确定位 (图1) 。
升降速曲线设计:步进电机启动时, 必须有升速、降速过程, 故升降速的设计至关重要。如果设计不合适, 将引起步进电机的堵转、失步、升降速过程慢等问题。升速过程由突跳频率加升速曲线组成, 理想的升速曲线为指数曲线。根据负载的情况来选择不同的突跳频率和不同的指数曲线, 一条理想的曲线要经过多次“试机”才行。实际应用中突跳频率不宜过大, 指数曲线在软件编程中比较麻烦, 一般事先算好存储在ROM内, 工作过程直接选用。
CP脉冲设计:CP脉冲的设计主要要求其要有一定的脉冲宽度 (一般不小于5uS) , 脉冲序列的均匀度以及高低电平方式 (要求为负脉冲方式) 。电机换向时, 一定要在电机降速停止后再换向。换向信号一定要在前一个方向的最后一个CP脉冲结束后, 以及下一个方向的第一个CP脉冲发出前给出。
(3) 其在自动调谐系统数字化改造中实现如下功能: (1) 能自动检测激励器送出的高频信号与换频要求频率是否相等, 用以判断更换的工作频率是否有效; (2) 可直接进行“更换频率”操作, 在3MHz～30MHz范围内可提供更换的频率数为27×1000=27, 000个。并根据更换的工作频率在频率数据库中自动查找该频率对应的8个调谐元件预置位置, 直接控制8个调谐元件的实际位置自动跟踪到所要求的预置位置上; (3) 可直接进行“更换频道”操作, 目前装置可供预置的频道数为99个; (4) 可根据选择的工作频率自动实现频道设置和调谐元件位置自动跟踪的调谐方式; (5) 直接采集前级鉴相器、末级鉴相器以及末级鉴阻器的数据自动实现高前级回路电容、高末级调谐电容、高末级调载电容的细调控制; (6) 具有计算机通信接口与远程监控系统连接, 可实现远程自动控制。
3 结语
此主板系统的开发, 在电控逻辑小盒、保护逻辑小盒、自动调谐小盒中应用效果很好, 对发射机的系统完善、设备维护、安全播出方面发挥了极其重要的作用。
摘要：在发射机的整机控制中, 原控制系统采用了较为原始的继电器或基本与或非门集成电路组成的逻辑电路, 因其电路复杂, 故障率高, 维护困难等缺点对安全播出造成较大的影响。后经自台技术人员的攻关, 采用了FPGA技术, 对整个控制系统进行了全面改造, 其外围电路简洁、免维护、故障率几乎为零等优点, 通过几年的运行, 取得了良好的效果。
关键词：FPGA技术,自动化控制系统
参考文献
[1] FPGA设计与应用.
fpga技术调研报告范文第2篇
2010-05-13 11:16:29
FPGA常用术语
1：LCA(Logic Cell Array)：逻辑单元阵列，内部包括可配置逻辑模块CLB(Configurable Logic Block)、输出输入模块IOB(Input Output Block)和内部连线(Interconnect)三个部分。
2： IOB(Input Output Block)：可编程输入输出单元，为了便于管理和适应多种电器标准，FPGA的IOB被划分为若干个组(bank)，每个bank的接口标准由其接口电压VCCO决定，一个bank只能有一种VCCO，但不同bank的VCCO可以不同。只有相同电气标准的端口才能连接在一起，VCCO电压相同是接口标准的基本条件。
3：CLB(Configurable Logic Block)：可配置逻辑模块，是FPGA内的基本逻辑单元，每个CLB都包含一个可配置开关矩阵，此矩阵由4或6个输入、一些选型电路(多路复用器等)和触发器组成。 在赛灵思公司公司的FPGA器件中，CLB由多个(一般为4个或2个)相同的Slice和附加逻辑构成。
4：Slice：是赛灵思公司公司定义的基本逻辑单位，一个Slice由两个4输入的函数、进位逻辑、算术逻辑、存储逻辑和函数复用器组成。
5：LUT(Look-Up-Table)：查找表。本质上就是一个RAM，目前FPGA中多使用4输入的LUT，所以每一个LUT可以看成一个有4位地址线的 的RAM。
6：DCM(数字时钟管理模块)：提供数字时钟管理和相位环路锁定。
fpga技术调研报告范文第3篇
自1985年Xilinx公司推出第一片现场可编程逻辑器件(FPGA)至今，FPGA已经历了十几年的发展历史。纵观现场可编程逻辑器件的发展历史，其之所以具有巨大的市场吸引力，根本在于；FPGA不仅可以解决电子系统小型化、低功耗、高可靠性等问题，而且其开发周期短、开发软件投入少、芯片价格不断降低，促使FPGA越来越多地取代了ASIC的市场，特别是对小批量、多品种的产品需求，使FPGA成为首选。
目前，FPGA的主要发展动向是：随着大规模现场可编程逻辑器件的发展，系统设计进入“片上可编程系统”(SOPC)的新纪元：芯片朝着高密度、低压、低功耗方向挺进；国际各大公司都在积极扩充其IP库，优化的资源更好的满足用户的需求，以扩大市场；特别是引人注目的所谓FPGA动态可重构技术的开拓，将推动数字系统设计观念的巨大转变。
本文使用MaxPlusⅡ设计基于FPGA的乐曲演奏电路。
1．硬件发声的原理
声音的频谱范围约在几十到几千赫兹，只要利用程序来控制FPGA芯片某个引脚输出一定频率的矩形波，接上扬声器就能发出相应频率的声音。乐曲中的每一音符对应着一个确定的频率，因此，要想FPGA发出不同音符的音调，实际上只要控制它输出相应音符的频率即可。
乐曲都是由一连串的音符组成，要想让硬件电路准确地演奏出一首乐曲，不仅要控制电路能按照乐曲的乐谱依次输出这些音符所对应的频率，还必须准确地控制乐曲的节奏，即每个音符的持续时间。因此，乐曲中每个音符的发音频率及其持续的时间是乐曲能够连续演奏的两个关键因素。
2．音符频率的获得
在FPGA设计中，多个不同频率的信号，一般是通过对某个基准频率进行分频获得的。由于各个音符的频率多为非整数，而分频系数又不能为小数，故必须将计算得到的分频系数四舍五入取整。若基准频率过低，则分频系数过小，四舍五入取整后的误差较大。若基准频率过高，虽然可以减少频率的相对误差，但分频电路耗用的资源会增加。实际设计中应该综合考虑这两个方面的因素，在尽量减少频率误差的前提下，选取比较合适的基准频率。在本实验中，选取基准频率为2MHz。由于现有CPLD上外接有12MHz的高频时钟，故只需对其进行6分频，即可获得2MHz的基准频率信号。
对基准频率分频后获得的输出信号，是一些脉宽极窄的尖脉冲信号(占空比=1／分频系数)。为提高输出信号的驱动能力，以使扬声器有足够的功率发音，需另接一个T触发器均衡为对称方波(占空比为1:2)，但这时的频率将是原来的1／2。表1中各音符的分频系数就是从2MHz基准频率二分频得到的1MHz频率基础上计算得到的。
由于最大的分频系数是3822，故分频器采用12位二进制计数器已能满足要求。对于乐曲中的休止符，只要将分频系数设为0，即初始值为212-1=4095，此时扬声器将不会发声。
3．乐曲节奏的控制
本实验中的梁祝乐曲，最小的节拍为1／4拍，若将一拍的时长定为1s，则只需要提供一个4Hz的时钟频率即可产生1／4拍的时长(0.25s)，对于其它占用时间较长的节拍，如2／4拍(必定是1／4拍的整数倍)，则只需要将该音符连续输出两遍即可。
4．音符及音阶的显示
为提高电路的实用性，可以通过数码管和LED来显示出乐曲演奏时的音符及其音调的高低。为此，本电路中采用一个数码管和3个LED，一个数码管用来动态显示乐曲演奏时的音符，3个LED则分别显示乐曲演奏时音符所对应的音调的高、中和低音。
综上所述，可以得到乐曲演奏电路的原理框图如图1所示。
fpga技术调研报告范文第4篇
串行总线的设计较为简单, 但速度较低, 在FPGA提供资源中也存在着高速串行资源, 像HDMI中就常用到的serdese就是常用的串并转换的接口, 本文主要分析是较为低速的三种串行总线接口协议UART, SPI (三线制) , IIC。
二、UART串行总线时序设计及原理
在单片机中我们上位机 (PC) 控制下位机经常用到串口助手, 在一些大型器件的低速信息传输中的RS232都是UART的一种。芯片上一根总线用来接收数据的RXD (Receive Data) , 一根总线用于发送数据TXD (Transmit Data) 。在URAT未传输数据时默认应保持高电平, 传输的第一个数据前将数据线提前拉低标志数据的开始, 在一个8bit数据发送结束后将数据线拉高标志数据截止。这既是UART的传输协议。在实验中UART的驱动芯片使用的是PL2303。在芯片的众多引脚中实际用到的引脚并不多, 。真正与FPGA开发板连接的只有RXD和TXD两个引脚, 假定现在有一个串口助手他的传输速率为9600波特率, FPGA的晶振时钟为50M, UART传输一个字节就需要52070个时钟周期。前面提到UART传输时默认是高电平起始位时将信号线拉低。则在接收时开始接受数据的起始点就是信号线的下降沿, 因为起始位, 终止位各占用数据线上的1bit, 所以需要8bit数据在发送端发送数据的10bit中的第2～9bit。同时为满足传输数值时的稳定状态还需要消抖处理和同步到时钟网络, 通过在不同时段的采集最终将8bit的串行数据提取并拼接成并行数据。基本时序如图1。FPGA做发送端时对数据的处理逻辑是相反的, 每个数据对应有一个标志位, 在标志位到来时先将信号线拉低并计数, 因此加计数器对bit计数, 当计到8时直接将信号想拉高即可代表截至位。时序如图2。
三、SPI串行总线设计 (FLASH类)
对于SPI总线来说, 它的时序要与实际硬件配合使用, 以M25P64为例进行分析, 并参照相关硬件手册。SPI三线制的接口有CS_n (片选信号) , CLK (时钟) , D (数据线) 线。其中SCL默认为低电平, D的控制方式和UART的控制方式有相同之处, 默认时都是高电平。
对于CS_n信号, 在传输有效数据时一定要为低电平。
在配置SPI总线数据时SCL时钟线的频率是根据相关硬件的数据手册设计的, 对应不同硬件的驱动时钟略有不同。对应M25P64采用12.5M的时钟时采用4分频, (原始时钟为50M) 数据线上的数据为8bit换算出来一个结果, 在有数据传输时需要32个时钟周期。M25P64在配置完数据后需要等待其时间远小于32个时钟周期。与数据的32计数器可以共用。对应不同芯片配置还需参照手册。基本时序设计如图3。
四、IIC串行总线设计 (针对传感器配置)
对于IIC总线选用AD7417芯片, IIC总线有就两根线, 一根为时钟线 (SCL) , 一根为数据线 (SDA) , 要完成收发双工通信和前面的SPI是一样的, 都是要先写指令, 控制被操作芯片读或写。
IIC是有应答位的, 可以理解成一个简单的握手机制。在发送数据端 (此处不区分上位机还是下位机) 每配置完一个8bit数据时接收端都要发送一个ACK (应答位) 给发送端, 表示数据已被接收端接收。
在数据线和时钟线的配置上与前面的串行总线的设计基本一致, 在无数据传输时为高电平, 在使用IIC传输数据时不管使用的是什么芯片都会有一下几个步骤并且顺序固定。
1. 产生起始位 (在SCL为高时将SDA拉低产生下降沿) ;
2. 确定芯片器件 (以AD7416～AD7418为例从器件手册可知AD7416-1001, AD7417和AD7418-0101) ;
3. 查找芯片地址 (此地址根据芯片P11～P13连接情况而定) ;
4. 配置读写;
5. 接受应答 (0对方接收, 1的话检擦时序和地址数据) ;
6. 发送相关数据。
针对AD7417设计时, FPGA系统时钟为50M, SCL时钟为100k, 计数器从0计数到499。每个数据用8bit表示。针对ACK应答信号, 需要一个三态门进行控制接收ACK。数据变换点配合比特计数在ACK应答位置上拉高一个标志作为三态开关来控制SDA的输入 (用于接收ACK) 输出 (发送配置数据) 。SDA由于同时作为输入输出, 定义为inout。
五、结束语
UART, SPI, IIC三种串行的使用场景相对较为固定, UART主要用于串口通信以及板级间的数据交互, 或接收PC端的数据指令和上报数据给PC端。SPI和IIC主要用于接收或控制传感器的数据, 配合掉电不失数据的寄存器, 如FLASH和EEPROM来完成数据的传输。这三种串行总线虽然速率较低, 但实际短周期的集成模块非常多, 对于数据量传输不是很大的应用非常方便。
摘要：串行总线广泛应用与板级间的通信, 本文主要基于FPGA技术针对串行总线UART (全双工) , SPI (分三线, 四线。三线半双工, 四线全双工) 和IIC (半双工) 进行了设计, 实现了主机控制从机和芯片间的数据通信。
关键词：UART,SPI,IIC,全双工,半双工
参考文献
[1] 吴厚航.勇敢的芯伴你玩转xilinx FPGA[M].2017 (1) .
[2] STMicro electronics.M25P64[P].2005-2.
[3] Prolific.PL-2303 USB to RS232 Bredge Controller Product Datasheet[P].2002-7.
fpga技术调研报告范文第5篇
一个人对自己的定位很重要，正所谓，在其位，谋其职，在什么位置上就该做什么事，说什么话，不能错位，越位，少做了就错位，多做了叫越位。我们应该做自己该做的，并且把他做好，这才是正确的职业定位。
作为职业者来说，我们必须认识到社会的期望，服务对象的期望和服务旁观者，同事的期望，只有在这四种期望中找到一个平衡点，特别是服务旁观者的期望，这样才能更好的成为合格的职业人。
在人们眼中，大学生应该是积极向上，乐于学习的人，而职业人应成熟稳重，敏锐负责，懂得礼仪，用自己的经验，能力做出正确的决定，对外界有很强的感知力，知道用和何种措施解决问题，应变能力强。
在大学生向职业人转变的过程中，我们应该要懂得怎么样去团队合作，不能只注重个体，团队才是力量的核心，同时我们应该从情感型转变到职业型，做事不能过于情感化，情绪化，从重成长阶段到重责任，一个职业必须吧责任放在首位，而且必须把思维方式，做事方式从思维居多，转化到行动居首，不能光说不做。
fpga技术调研报告范文第6篇
V H D L硬件描述语言是E D A技术中数字电路基本设计语言, QuartusⅡ作为Alters公司的第四代EDA开发软件, 它提供了一个完整高效的设计环境。PLD器件 (CPLD和FPGA) 是E D A技术最终实现载体, 它的集成度和可靠性是EDA技术发展水平的重要标志。
程序控制器可以对一些按照固定程序执行的过程进行自动控制, 根据使用场合的不同其设计有所不同, 最基本设计假使一个控制程序有四个动作, 每个动作执行满设定时间后进入下一个动作执行周期, 循环往复。其设计方法可以采用简单分立元件来进行, 但这种设计方法连线众多, 程序的修改困难, 本文中介绍如何运用E D A技术在FPGA芯片中进行实现其设计, 这种设计具有一定的通用性, 在实际使用过程中根据具体控制的不同在计算机中改动设计程序, 就可以运用于不同的场合, 大大提高了设计效率。
1 设计任务
设计一个通用程序控制器, 该项目共有四个动作, 按照每个动作分别执行5秒, 10秒, 15秒, 30秒执行设定的动作, 如电磁阀或电机的起停等。并且能够自动实现四个动作之间的循环控制转换。
2 设计原理
根据设计要求, 整个设计分为动作执行顺序控制电路和动作执行时间控制电路两部分。其总体电路结构如图1所示。由动作执行顺序控制电路来实现动作之间的顺序转换, 由动作执行时间控制电路来完成各动作执行时间的设定。
本设计验证阶段我们在其四个动作的控制信号输出端各连接一个发光二极管, 从发光二极管点亮的顺序可以反映四个动作执行的先后顺序, 从每个发光二极管点亮的时间可以反映每个动作执行的时间长短 (图1) 。
3 实现方法
根据基本设计原理中将整个设计分为动作执行顺序控制电路和动作执行时间控制电路两部分, 根据EDA技术自上而下的设计原则, 采用层次描述方式。本设计的低层分为控制器设计和定时器设计两个部分, 控制器设计用来实现动作执行顺序控制电路, 定时器设计用来实现动作执行时间控制电路, 用V H D L硬件描述语言来实现。并且生成元件。顶层设计中采用原理图的直观描述方式, 调用低层设计生成的元件组成完整设计电路。
3.1 控制器设计
为了实现动作转换的控制功能, 我们考虑采用状态机的形式来实现, 与基于VHDL的其他设计方案相比, 它克服了纯数字系统顺序方式控制不灵活的缺点。其结构模式相对简单, 设计方法相对固定, 容易构成性能良好的同步时序逻辑模块。其基本控制流程如图2所示。
为了能获得可综合的、高效的VHDL状态机描述, 采用枚举类型来定义状态机的状态, 根据流程图要求, 其设计共分四个状态, 并且使用了多进程方式来描述状态机的内部逻辑。设计中采用两个进程来描述, 一个进程描述时序逻辑功能, 也就是时序进程, 用来实现各状态之间的切换;主体设计程序如下所示:
另一个进程描述组合逻辑功能, 也就是组合进程, 用来表述各状态要实现的内容。例如:当处于状态S0时, 应该让相应控制引脚R1送出高电平控制信号, 且在R1状态工作满额定5秒时间后给10秒定时器使能端送出开始工作高电平信号最后将设计生成元件在顶层设计中调用, 其生成元件如图3 (1) 所示。
3.2 定时器设计
该设计程序具有典型通用性, 四个定时器基本结构完全相同, 唯一的差别在执行时间分别为5秒, 10秒, 15秒, 30秒。5秒定时器的VHDL描述如下:
其生成元件如图3 (2) 所示。其他几个定时器设计程序与5秒定时器大致相同, 只是将判断执行时间改为10, 15, 30就可以了。其设计充分展现了VHDL语言设计的通用性和可移植性。
3.3 顶层设计
在顶层设计中采用原理图描述方式调用低层控制器模块和5秒, 10秒, 15秒, 30秒四个定时器模块。
其中c1, c2, c3, c4分别作为定时器的工作使能信号, 即当其为1时, 相应的定时器开始计数, W 1, W 2, W 3, W 4为相应动作的工作指令输出, 也是定时器的指示信号, 计数器在计数过程中, 相应的指示信号为0, 计数结束时为1。其顶层设计如图4所示。
4 下载验证
在E D A技术实验箱上将程序下载到ALTERA公司ACEX1K系列器件EP1K30QC208-2芯片上, 将输出端r1 r2 r3 r4接四个发光二极管。在clk输入端加1HZ时钟信号, 从二极管点亮顺序和点亮时间上验证程序符合设计要求。
5 结语
本文采用EDA技术进行通用程序控制器设计, 教之于传统设计方法, 将控制电路的核心部分集成在FPGA芯片上, 使外围电路大大减少, 提高了系统的可靠性。根据实际使用场合不同对程序稍做调整, 具有很强的通用性。
摘要：程序控制器应用广泛, 根据应用场合不同设计内容有所区别, 但是基本设计思路, 结构具有很强的共性。本文以一个四动作的程序控制器为例阐述通用程序控制器的设计方法, 在QUARTER11软件中运用VHDL语言进行通用程序控制器的编写和功能仿真, 并在FPGA芯片上进行硬件验证。本设计具有一定的通用性和可扩展性。
关键词：程序控制器,EDA,VHDL,QUARTER11
参考文献
[1] 孟建新.电子技术课程设计[M].北京:海潮出版社, 2006.
[2] 朱正伟.EDA技术及应用[M].北京:清华大学出版社, 2005.
[3] 徐玓.EDA技术实验与课程设计[M].北京:海潮出版社, 2006.
[4] 邹道生.EDA技术在步进电机驱动中的应用[J].江西师范大学学报 (自然科学版) , 2006, 30 (6) :350～354.